Членът на борда на директорите на Huawei Technologies и президентът на бизнеса с полупроводници Хе Тингбо публикува версията V2 на документа на Tao’s Law на 3 юли, описвайки подробно архитектура LogicFolding, която значително повишава тактовите честоти на процесора Kirin, според доклад на Guancha.cn. Документът, озаглавен Теория за мащабиране на времето за многослойни електронни системи, беше публикуван на платформата за предпечат ChinaXiv на Китайската академия на науките.
Документът разкрива, че в сравнение с базовата линия на Kirin 9030 Pro от 2025 г., чипът Kirin от 2026 г., използващ технологията LogicFolding, е постигнал увеличение на плътността на транзистора от 155MTr/mm на квадрат до 238MTr/mm на квадрат, подобрение с 53,5%. Тази печалба преди това би изисквала три години геометрично мащабиране. LogicFolding е методология, която разделя цифрови, аналогови и запаметяващи вериги във вертикално подредени активни слоеве, което позволява значителни подобрения на плътността, без да се разчита на усъвършенствани процесни възли.
Хе Тингбо очерта пътна карта за следващото десетилетие, проектирайки еволюция от локализирано сгъване по критичен път към цялостно многослойно сгъване, като всеки пакет интегрира три, четири или повече активни слоя. Тази еволюция е активирана от нискотемпературно хибридно свързване, което облекчава ограниченията на топлинния бюджет между слоевете и през силиций чрез точки за кацане, движещи се от горните метални слоеве надолу към M6, освобождавайки над 30% от ресурсите за маршрутизиране на горния слой. Предвижда се плътността на транзисторите да достигне 400MTr/mm на квадрат и повече до 2035 г.
LogicFolding директно адресира основното предизвикателство на мащабирането на полупроводниците след закона на Мур. Документът твърди, че традиционната метрика на геометричното мащабиране е достигнала своите граници, като бюджетите за проектиране на 2nm възли надхвърлят 1 милиард долара на чип и разходите за транзистори вече не намаляват. Законът на Тао предлага замяна на геометричното мащабиране с времево мащабиране – използване на единична характерна времева константа tau като унифицирана цел за оптимизация в дванадесет порядъка на величина, от скорости на превключване на транзистора в пикосекунди до реакции на натоварване на центъра за данни в секунди.
Представени са два случая на валидиране на производствен клас. На мобилен SoC, LogicFolding постигна 55% стъпково увеличение на плътността на транзисторите при фиксиран процесен възел, като същевременно намали консумацията на енергия с 41% при еквивалентна производителност. За системите с изкуствен интелект се очаква съвместно проектирана унифицирана шинна архитектура с оптичен вход/изход, близък до пакета, и 3D сгъване от край към повърхност, да постигне над 100 пъти ръст на хардуерната интеграция до 2035 г.
Хе Тингбо признава, че остават значителни предизвикателства, включително разработване на инструментална верига и методология, вариация на процеса от пластина към пластина и вертикално свързване. Нито една отделна организация не може да реши тези проблеми сама, посочва вестникът, позиционирайки работата както като полеви доклад, така и като покана към по-широката индустрия. Документът се основава на уроци от 381 масово произведени чипа, обхващащи май 2020 г. до май 2026 г.